Rabaey Low Power Design Essentials

1. Auflage 2009
ISBN: 978-0-387-71713-5
Verlag: Springer US
Format: PDF
Kopierschutz: 1 - PDF Watermark

E-Book, Englisch, 288 Seiten

Reihe: Integrated Circuits and Systems

This book contains all the topics of importance to the low power designer. It first lays the foundation and then goes on to detail the design process. The book also discusses such special topics as power management and modal design, ultra low power, and low power design methodology and flows. In addition, coverage includes projections of the future and case studies.

Autoren/Hrsg.

Rabaey, Jan

Inhaltsverzeichnis

1;Low Power Design Essentials;2
1.1;Preface;7
1.2;Contents;11
2;Introduction;12
2.1;Slide 1.1;12
2.2;Slide 1.2;12
2.3;Slide 1.3;13
2.4;Slide 1.4;14
2.5;Slide 1.5;14
2.6;Slide 1.6;15
2.7;Slide 1.7;16
2.8;Slide 1.8;16
2.9;Slide 1.9;17
2.10;Slide 1.10;18
2.11;Slide 1.11;18
2.12;Slide 1.12;19
2.13;Slide 1.13;19
2.14;Slide 1.14;20
2.15;Slide 1.15;20
2.16;Slide 1.16;21
2.17;Slide 1.17;21
2.18;Slide 1.18;22
2.19;Slide 1.19;23
2.20;Slide 1.20;24
2.21;Slide 1.21;25
2.22;Slide 1.22;25
2.23;Slide 1.23;26
2.24;Slide 1.24;27
2.25;Slide 1.25;28
2.26;Slide 1.26;28
2.27;Slide 1.27;29
2.28;Slide 1.28;29
2.29;Slide 1.29;30
2.30;Slide 1.30;31
2.31;Slide 1.31;31
2.32;Slide 1.32;32
2.33;Slide 1.33;32
2.34;Slide 1.34;33
2.35;Slide 1.35–1.36;33
3;Nanometer Transistors and Their Models;35
3.1;Slide 2.1;35
3.2;Slide 2.2;35
3.3;Slide 2.3;36
3.4;Slide 2.4;36
3.5;Slide 2.5;37
3.6;Slide 2.6;37
3.7;Slide 2.7;38
3.8;Slide 2.8;38
3.9;Slide 2.9;39
3.10;Slide 2.10;39
3.11;Slide 2.11;40
3.12;Slide 2.12;40
3.13;Slide 2.13;41
3.14;Slide 2.14;41
3.15;Slide 2.15;42
3.16;Slide 2.16;42
3.17;Slide 2.17;43
3.18;Slide 2.18;43
3.19;Slide 2.19;44
3.20;Slide 2.20;45
3.21;Slide 2.21;45
3.22;Slide 2.22;45
3.23;Slide 2.23;46
3.24;Slide 2.24;47
3.25;Slide 2.25;47
3.26;Slide 2.26;48
3.27;Slide 2.27;49
3.28;Slide 2.28;49
3.29;Slide 2.29;50
3.30;Slide 2.30;51
3.31;Slide 2.31;51
3.32;Slide 2.32;52
3.33;Slide 2.33;52
3.34;Slide 2.34;53
3.35;Slide 2.35;53
3.36;Slide 2.36;54
3.37;Slide 2.37;54
3.38;Slide 2.38;55
3.39;Slide 2.39;56
3.40;Slide 2.40;56
3.41;Slide 2.41;57
3.42;Slide 2.42;57
3.43;Slide 2.43;58
3.44;Slide 2.44;59
3.45;Slide 2.45;59
3.46;Slide 2.46;60
3.47;Slide 2.47;60
3.48;Slide 2.48;61
3.49;Slide 2.49;62
3.50;Slide 2.50;62
4;Power and Energy Basics;63
4.1;Slide 3.1;63
4.2;Slide 3.2;63
4.3;Slide 3.3;64
4.4;Slide 3.4;64
4.5;Slide 3.5;65
4.6;Slide 3.6;65
4.7;Slide 3.7;66
4.8;Slide 3.8;66
4.9;Slide 3.9;67
4.10;Slide 3.10;67
4.11;Slide 3.11;68
4.12;Slide 3.12;68
4.13;Slide 3.13;69
4.14;Slide 3.14;69
4.15;Slide 3.15;70
4.16;Slide 3.16;70
4.17;Slide 3.17;70
4.18;Slide 3.18;71
4.19;Slide 3.19;71
4.20;Slide 3.20;72
4.21;Slide 3.21;73
4.22;Slide 3.22;73
4.23;Slide 3.23;74
4.24;Slide 3.24;74
4.25;Slide 3.25;75
4.26;Slide 3.26;75
4.27;Slide 3.27;76
4.28;Slide 3.28;76
4.29;Slide 3.29;77
4.30;Slide 3.30;77
4.31;Slide 3.31;77
4.32;Slide 3.32;78
4.33;Slide 3.33;79
4.34;Slide 3.34;79
4.35;Slide 3.35;80
4.36;Slide 3.36;80
4.37;Slide 3.37;81
4.38;Slide 3.38;81
4.39;Slide 3.39;82
4.40;Slide 3.40;82
4.41;Slide 3.41;83
4.42;Slide 3.42;83
4.43;Slide 3.43;84
4.44;Slide 3.44;84
4.45;Slide 3.45;85
4.46;Slide 3.46;85
5;Optimizing Power @ Design Time - Circuit-Level Techniques;86
5.1;Slide 4.1;86
5.2;Slide 4.2;87
5.3;Slide 4.3;87
5.4;Slide 4.4;88
5.5;Slide 4.5;88
5.6;Slide 4.6;89
5.7;Slide 4.7;89
5.8;Slide 4.8;90
5.9;Slide 4.9;91
5.10;Slide 4.10;91
5.11;Slide 4.11;92
5.12;Slide 4.12;92
5.13;Slide 4.13;93
5.14;Slide 4.14;93
5.15;Slide 4.15;94
5.16;Slide 4.16;94
5.17;Slide 4.17;95
5.18;Slide 4.18;95
5.19;Slide 4.19;96
5.20;Slide 4.20;96
5.21;Slide 4.21;97
5.22;Slide 4.22;97
5.23;Slide 4.23;98
5.24;Slide 4.24;98
5.25;Slide 4.25;99
5.26;Slide 4.26;100
5.27;Slide 4.27;101
5.28;Slide 4.28;101
5.29;Slide 4.29;102
5.30;Slide 4.30;102
5.31;Slide 4.31;103
5.32;Slide 4.32;103
5.33;Slide 4.33;104
5.34;Slide 4.34;104
5.35;Slide 4.35;105
5.36;Slide 4.36;105
5.37;Slide 4.37;106
5.38;Slide 4.38;106
5.39;Slide 4.39;107
5.40;Slide 4.40;108
5.41;Slide 4.41;108
5.42;Slide 4.42;108
5.43;Slide 4.43;109
5.44;Slide 4.44;110
5.45;Slide 4.45;110
5.46;Slide 4.46;111
5.47;Slide 4.47;111
5.48;Slide 4.48;112
5.49;Slide 4.49;112
5.50;Slide 4.50;113
5.51;Slide 4.51;113
5.52;Slide 4.52;114
5.53;Slide 4.53;114
5.54;Slide 4.54;115
5.55;Slide 4.55;115
5.56;Slide 4.56;116
5.57;Slide 4.57;116
5.58;Slide 4.58;117
5.59;Slide 4.59;117
5.60;Slide 4.60;118
5.61;Slide 4.61;118
5.62;Slide 4.62;119
5.63;Slide 4.63 and 4.64;119
6;Optimizing Power @ Design Time - Architecture, Algorithms, and Systems;121
6.1;Slide 5.1;121
6.2;Slide 5.2;121
6.3;Slide 5.3;122
6.4;Slide 5.4;122
6.5;Slide 5.5;123
6.6;Slide 5.6;123
6.7;Slide 5.7;124
6.8;Slide 5.8;124
6.9;Slide 5.9;125
6.10;Slide 5.10;125
6.11;Slide 5.11;126
6.12;Slide 5.12;126
6.13;Slide 5.13;127
6.14;Slide 5.14;128
6.15;Slide 5.15;128
6.16;Slide 5.16;129
6.17;Slide 5.17;129
6.18;Slide 5.18;130
6.19;Slide 5.19;130
6.20;Slide 5.20;131
6.21;Slide 5.21;131
6.22;Slide 5.22;131
6.23;Slide 5.23;132
6.24;Slide 5.24;133
6.25;Slide 5.25;133
6.26;Slide 5.26;134
6.27;Slide 5.27;134
6.28;Slide 5.28;135
6.29;Slide 5.29;136
6.30;Slide 5.30;136
6.31;Slide 5.31;136
6.32;Slide 5.32;137
6.33;Slide 5.33;137
6.34;Slide 5.34;138
6.35;Slide 5.35;139
6.36;Slide 5.36;139
6.37;Slide 5.37;140
6.38;Slide 5.38;140
6.39;Slide 5.39;140
6.40;Slide 5.40;141
6.41;Slide 5.41;141
6.42;Slide 5.42;142
6.43;Slide 5.43;143
6.44;Slide 5.44;143
6.45;Slide 5.45;143
6.46;Slide 5.46;144
6.47;Slide 5.47;144
6.48;Slide 5.48;145
6.49;Slide 5.49;146
6.50;Slide 5.50;146
6.51;Slide 5.51;147
6.52;Slide 5.52;147
6.53;Slide 5.53;148
6.54;Slide 5.54;148
6.55;Slide 5.55;149
6.56;Slide 5.56;149
6.57;Slide 5.57;149
6.58;Slide 5.58;150
6.59;Slide 5.59;151
6.60;Slide 5.60;151
6.61;Slide 5.61;152
6.62;Slide 5.62;152
6.63;Slide 5.63;153
6.64;Slide 5.64;153
6.65;Slide 5.65;153
6.66;Slide 5.66;154
6.67;Slide 5.67;155
6.68;Slide 5.68;155
6.69;Slide 5.69;156
6.70;Slides 5.70 and 5.71;156
7;Optimizing Power @ Design Time - Interconnect and Clocks;158
7.1;Slide 6.1;158
7.2;Slide 6.2;158
7.3;Slide 6.3;159
7.4;Slide 6.4;159
7.5;Slide 6.5;159
7.6;Slide 6.6;160
7.7;Slide 6.7;161
7.8;Slide 6.8;161
7.9;Slide 6.9;162
7.10;Slide 6.10;163
7.11;Slide 6.11;163
7.12;Slide 6.12;164
7.13;Slide 6.13;164
7.14;Slide 6.14;165
7.15;Slide 6.15;165
7.16;Slide 6.16;166
7.17;Slide 6.17;166
7.18;Slide 6.18;167
7.19;Slide 6.19;167
7.20;Slide 6.20;168
7.21;Slide 6.21;168
7.22;Slide 6.22;169
7.23;Slide 6.23;170
7.24;Slide 6.24;170
7.25;Slide 6.25;171
7.26;Slide 6.26;172
7.27;Slide 6.27;172
7.28;Slide 6.28;173
7.29;Slide 6.29;174
7.30;Slide 6.30;174
7.31;Slide 6.31;175
7.32;Slide 6.32;176
7.33;Slide 6.33;176
7.34;Slide 6.34;177
7.35;Slide 6.35;177
7.36;Slide 6.36;179
7.37;Slide 6.37;179
7.38;Slide 6.38;180
7.39;Slide 6.39;180
7.40;Slide 6.40;181
7.41;Slide 6.41;181
7.42;Slide 6.42;182
7.43;Slide 6.43;183
7.44;Slide 6.44;184
7.45;Slide 6.45;184
7.46;Slide 6.46;185
7.47;Slide 6.47;185
7.48;Slide 6.48;186
7.49;Slide 6.49;187
7.50;Slides 6.50–6.52;187
8;Optimizing Power @ Design Time - Memory;189
8.1;Slide 7.1;189
8.2;Slide 7.2;190
8.3;Slide 7.3;190
8.4;Slide 7.4;191
8.5;Slide 7.5;191
8.6;Slide 7.6;191
8.7;Slide 7.7;192
8.8;Slide 7.8;193
8.9;Slide 7.9;194
8.10;Slide 7.10;195
8.11;Slide 7.11;195
8.12;Slide 7.12;196
8.13;Slide 7.13;197
8.14;Slide 7.14;197
8.15;Slide 7.15;198
8.16;Slide 7.16;199
8.17;Slide 7.17;199
8.18;Slide 7.18;200
8.19;Slide 7.19;201
8.20;Slide 7.20;201
8.21;Slide 7.21;202
8.22;Slide 7.22;203
8.23;Slide 7.23;204
8.24;Slide 7.24;204
8.25;Slide 7.25;205
8.26;Slide 7.26;205
8.27;Slide 7.27;206
8.28;Slide 7.28;207
8.29;Slide 7.29;207
8.30;Slide 7.30;208
8.31;Slide 7.31;209
8.32;Slide 7.32;209
8.33;Slide 7.33;210
8.34;Slide 7.34;211
8.35;Slides 7.35–7.37;212
9;Optimizing Power @ Standby - Circuits and Systems;213
9.1;Slide 8.1;213
9.2;Slide 8.2;214
9.3;Slide 8.3;214
9.4;Slide 8.4;215
9.5;Slide 8.5;215
9.6;Slide 8.6;216
9.7;Slide 8.7;216
9.8;Slide 8.8;217
9.9;Slide 8.9;217
9.10;Slide 8.10;218
9.11;Slide 8.11;218
9.12;Slide 8.12;219
9.13;Slide 8.13;220
9.14;Slide 8.14;220
9.15;Slide 8.15;221
9.16;Slide 8.16;221
9.17;Slide 8.17;222
9.18;Slide 8.18;222
9.19;Slide 8.19;223
9.20;Slide 8.20;223
9.21;Slide 8.21;224
9.22;Slide 8.22;224
9.23;Slide 8.23;225
9.24;Slide 8.24;225
9.25;Slide 8.25;225
9.26;Slide 8.26;226
9.27;Slide 8.27;226
9.28;Slide 8.28;227
9.29;Slide 8.29;227
9.30;Slide 8.30;228
9.31;Slide 8.31;228
9.32;Slide 8.32;229
9.33;Slide 8.33;230
9.34;Slide 8.34;230
9.35;Slide 8.35;231
9.36;Slide 8.36;231
9.37;Slide 8.37;232
9.38;Slide 8.38;232
9.39;Slide 8.39;233
9.40;Slide 8.40;233
9.41;Slide 8.41;234
9.42;Slide 8.42;234
9.43;Slide 8.43;235
9.44;Slide 8.44;235
9.45;Slide 8.45;235
9.46;Slide 8.46;236
9.47;Slides 8.47 and 8.48;237
10;Optimizing Power @ Standby - Memory;238
10.1;Slide 9.1;238
10.2;Slide 9.2;238
10.3;Slide 9.3;239
10.4;Slide 9.4;240
10.5;Slide 9.5;240
10.6;Slide 9.6;240
10.7;Slide 9.7;241
10.8;Slide 9.8;242
10.9;Slide 9.9;242
10.10;Slide 9.10;243
10.11;Slide 9.11;243
10.12;Slide 9.12;244
10.13;Slide 9.13;244
10.14;Slide 9.14;245
10.15;Slide 9.15;246
10.16;Slide 9.16;246
10.17;Slide 9.17;247
10.18;Slide 9.18;248
10.19;Slide 9.19;248
10.20;Slide 9.20;249
10.21;Slide 9.21;250
10.22;Slide 9.22;250
10.23;Slide 9.23;250
10.24;Slide 9.24;251
10.25;Slide 9.25;252
10.26;Slides 9.26–9.28;253
11;Optimizing Power @ Runtime - Circuits and Systems;254
11.1;Slide 10.1;254
11.2;Slide 10.2;255
11.3;Slide 10.3;255
11.4;Slide 10.4;255
11.5;Slide 10.5;256
11.6;Slide 10.6;256
11.7;Slide 10.7;257
11.8;Slide 10.8;258
11.9;Slide 10.9;258
11.10;Slide 10.10;259
11.11;Slide 10.11;259
11.12;Slide 10.12;259
11.13;Slide 10.13;260
11.14;Slide 10.14;261
11.15;Slide 10.15;261
11.16;Slide 10.16;262
11.17;Slide 10.17;262
11.18;Slide 10.18;263
11.19;Slide 10.19;263
11.20;Slide 10.20;264
11.21;Slide 10.21;265
11.22;Slide 10.22;265
11.23;Slide 10.23;266
11.24;Slide 10.24;266
11.25;Slide 10.25;266
11.26;Slide 10.26;267
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11.28;Slide 10.28;268
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11.30;Slide 10.30;269
11.31;Slide 10.31;270
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11.33;Slide 10.33;271
11.34;Slide 10.34;271
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11.45;Slide 10.45;278
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11.48;Slide 10.48;280
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11.50;Slide 10.50;281
11.51;Slide 10.51;281
11.52;Slide 10.52;282
11.53;Slide 10.53;283
11.54;Slide 10.54;284
11.55;Slide 10.55;284
11.56;Slide 10.56;285
11.57;Slide 10.57;285
11.58;Slide 10.58;286
11.59;Slide 10.59;287
11.60;Slide 10.60;287
11.61;Slide 10.61;288
11.62;Slide 10.62;288
11.63;Slide 10.63;289
11.64;Slide 10.64;290
11.65;Slide 10.65;291
11.66;Slide 10.66;291
11.67;Slide 10.67–10.69;292
12;Ultra Low Power/Voltage Design;294
12.1;Slide 11.1;294
12.2;Slide 11.2;294
12.3;Slide 11.3;295
12.4;Slide 11.4;295
12.5;Slide 11.5;296
12.6;Slide 11.6;297
12.7;Slide 11.7;297
12.8;Slide 11.8;297
12.9;Slide 11.9;298
12.10;Slide 11.10;298
12.11;Slide 11.11;299
12.12;Slide 11.12;300
12.13;Slide 11.13;301
12.14;Slide 11.14;301
12.15;Slide 11.15;302
12.16;Slide 11.16;302
12.17;Slide 11.17;302
12.18;Slide 11.18;303
12.19;Slide 11.19;304
12.20;Slide 11.20;304
12.21;Slide 11.21;304
12.22;Slide 11.22;305
12.23;Slide 11.23;306
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12.25;Slide 11.25;306
12.26;Slide 11.26;307
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12.28;Slide 11.28;308
12.29;Slide 11.29;308
12.30;Slide 11.30;309
12.31;Slide 11.31;310
12.32;Slide 11.32;310
12.33;Slide 11.33;311
12.34;Slide 11.34;311
12.35;Slide 11.35;312
12.36;Slide 11.36;312
12.37;Slide 11.37;312
12.38;Slide 11.38;313
12.39;Slide 11.39;313
12.40;Slide 11.40;314
12.41;Slide 11.41;315
12.42;Slide 11.42;315
12.43;Slide 11.43;316
12.44;Slide 11.44;316
12.45;Slide 11.45;317
12.46;Slide 11.46;318
12.47;Slide 11.47;318
12.48;Slide 11.48;318
12.49;Slide 11.49;319
12.50;Slide 11.50;320
12.51;Slide 11.51;320
12.52;Slide 11.52;320
12.53;Slides 11.53–11.54;321
13;Low Power Design Methodologies and Flows;322
13.1;Slide 12.1;322
13.2;Slide 12.2;322
13.3;Slide 12.3;323
13.4;Slide 12.4;324
13.5;Slide 12.5;324
13.6;Slide 12.6;325
13.7;Slide 12.7;326
13.8;Slide 12.8;326
13.9;Slide 12.9;327
13.10;Slide 12.10;327
13.11;Slide 12.11;328
13.12;Slide 12.12;328
13.13;Slide 12.13;329
13.14;Slide 12.14;329
13.15;Slide 12.15;330
13.16;Slide 12.16;331
13.17;Slide 12.17;331
13.18;Slide 12.18;332
13.19;Slide 12.19;332
13.20;Slide 12.20;332
13.21;Slide 12.21;333
13.22;Slide 12.22;334
13.23;Slide 12.23;334
13.24;Slide 12.24;335
13.25;Slide 12.25;335
13.26;Slide 12.26;335
13.27;Slide 12.27;336
13.28;Slide 12.28;336
13.29;Slide 12.29;337
13.30;Slide 12.30;337
13.31;Slide 12.31;338
13.32;Slide 12.32;338
13.33;Slide 12.33;339
13.34;Slide 12.34;340
13.35;Slide 12.35;340
13.36;Slide 12.36;341
13.37;Slide 12.37;341
13.38;Slide 12.38;342
13.39;Slide 12.39;342
13.40;Slide 12.40;343
13.41;Slide 12.41;343
13.42;Slide 12.42;344
13.43;Slide 12.43;344
13.44;Slide 12.44;345
13.45;Slide 12.45;345
13.46;Slide 12.46;346
13.47;Slide 12.47;346
13.48;Slide 12.48;347
13.49;Slide 12.49;347
13.50;Slide 12.50;348
13.51;Slide 12.51;348
13.52;Slide 12.52;349
14;Summary and Perspectives;350
14.1;Slide 13.1;350
14.2;Slide 13.2;350
14.3;Slide 13.3;351
14.4;Slide 13.4;351
14.5;Slide 13.5;352
14.6;Slide 13.6;352
14.7;Slide 13.7;353
14.8;Slide 13.8;354
14.9;Slide 13.9;354
14.10;Slide 13.10;355
14.11;Slide 13.11;356
14.12;Slide 13.12;357
14.13;Slide 13.13;357
14.14;Slide 13.14;358
14.15;Slide 13.15;359
14.16;Slide 13.16;359
14.17;Slide 13.17;360
15;Index;361
16.1;Nanometer Transistors and Their Models;35
16.1.1;2.1 Slide 2.1;35
16.1.2;2.2 Slide 2.2;35
16.1.3;2.3 Slide 2.3;36
16.1.4;2.4 Slide 2.4;36
16.1.5;2.5 Slide 2.5;37
16.1.6;2.6 Slide 2.6;37
16.1.7;2.7 Slide 2.7;38
16.1.8;2.8 Slide 2.8;38
16.1.9;2.9 Slide 2.9;39
16.1.10;2.10 Slide 2.10;39
16.1.11;2.11 Slide 2.11;40
16.1.12;2.12 Slide 2.12;40
16.1.13;2.13 Slide 2.13;41
16.1.14;2.14 Slide 2.14;41
16.1.15;2.15 Slide 2.15;42
16.1.16;2.16 Slide 2.16;42
16.1.17;2.17 Slide 2.17;43
16.1.18;2.18 Slide 2.18;43
16.1.19;2.19 Slide 2.19;44
16.1.20;2.20 Slide 2.20;45
16.1.21;2.21 Slide 2.21;45
16.1.22;2.22 Slide 2.22;45
16.1.23;2.23 Slide 2.23;46
16.1.24;2.24 Slide 2.24;47
16.1.25;2.25 Slide 2.25;47
16.1.26;2.26 Slide 2.26;48
16.1.27;2.27 Slide 2.27;49
16.1.28;2.28 Slide 2.28;49
16.1.29;2.29 Slide 2.29;50
16.1.30;2.30 Slide 2.30;51
16.1.31;2.31 Slide 2.31;51
16.1.32;2.32 Slide 2.32;52
16.1.33;2.33 Slide 2.33;52
16.1.34;2.34 Slide 2.34;53
16.1.35;2.35 Slide 2.35;53
16.1.36;2.36 Slide 2.36;54
16.1.37;2.37 Slide 2.37;54
16.1.38;2.38 Slide 2.38;55
16.1.39;2.39 Slide 2.39;56
16.1.40;2.40 Slide 2.40;56
16.1.41;2.41 Slide 2.41;57
16.1.42;2.42 Slide 2.42;57
16.1.43;2.43 Slide 2.43;58
16.1.44;2.44 Slide 2.44;59
16.1.45;2.45 Slide 2.45;59
16.1.46;2.46 Slide 2.46;60
16.1.47;2.47 Slide 2.47;60
16.1.48;2.48 Slide 2.48;61
16.1.49;2.49 Slide 2.49;62
16.1.50;2.50 Slide 2.50;62