Xanthopoulos Clocking in Modern VLSI Systems

1. Auflage 2009
ISBN: 978-1-4419-0261-0
Verlag: Springer
Format: PDF
Kopierschutz: 1 - PDF Watermark

E-Book, Englisch, 320 Seiten

Reihe: Integrated Circuits and Systems

Autoren/Hrsg.

Xanthopoulos, Thucydides

Inhaltsverzeichnis

1;Clocking in Modern VLSI Systems;4
1.1;Preface;7
1.2;Contents;9
1.3;List of Figures;15
1.4;List of Tables;22
1.5;List of Contributors;23
1.6;1 Introduction and Overview;24
1.6.1;1.1 The Clock Design Problem;25
1.6.2;1.2 Some Subjective Milestones in the Historyof Microprocessor Clocking;27
1.6.2.1;1.2.1 Integrating the PLL;27
1.6.2.2;1.2.2 Clock Distribution Moves to the Forefront: The Dawn of the GHz Race;27
1.6.2.3;1.2.3 Delay Lock Techniques;28
1.6.2.4;1.2.4 Exploiting Inductance for Oscillation and Distribution;28
1.6.2.5;1.2.5 Variable Frequency (and Voltage);28
1.6.2.6;1.2.6 Frequency Increase (or Supply Lowering) Through Resiliency;29
1.6.3;1.3 Overview of this Book;29
1.6.4;References;30
1.7;2 Modern Clock Distribution Systems;32
1.7.1;2.1 Introduction;32
1.7.2;2.2 Definitions and Design Requirements;33
1.7.2.1;2.2.1 Setup and Hold Timing Constraints;34
1.7.2.2;2.2.2 Clock Attributes;36
1.7.2.2.1;Static and Dynamic Clock Uncertainties;37
1.7.2.2.2;Distribution Delay;42
1.7.2.2.3;Duty Cycle;42
1.7.2.3;2.2.3 Clock Distribution Power;42
1.7.3;2.3 Clock Distribution Topologies;44
1.7.3.1;2.3.1 Unconstrained Tree;44
1.7.3.2;2.3.2 Balanced Tree;46
1.7.3.3;2.3.3 Central Spine;48
1.7.3.4;2.3.4 Spines with Matched Branches;48
1.7.3.5;2.3.5 Grid;49
1.7.3.6;2.3.6 Hybrid Distribution;52
1.7.4;2.4 Microprocessor Clock Distributions;53
1.7.5;2.5 Clock Design for Test and Manufacturing;59
1.7.5.1;2.5.1 Global and Local Clock Compensations;59
1.7.5.2;2.5.2 Global Clock Compensation Architecture;60
1.7.5.3;2.5.3 Local Clock Compensation Architecture;66
1.7.6;2.6 Elements of Clock Distribution Circuits;67
1.7.6.1;2.6.1 Clock Duty Cycle;67
1.7.6.2;2.6.2 Power Supply;70
1.7.7;2.7 Clock DFX Techniques;71
1.7.7.1;2.7.1 Optical Probing;71
1.7.7.2;2.7.2 On-Die Measurement;72
1.7.7.3;2.7.3 Locating Critical Path;75
1.7.7.4;2.7.4 On-Die-Clock Shrink;75
1.7.8;2.8 Multiclock Domain Distributions;77
1.7.8.1;2.8.1 Multicore Processor Clock Distribution;78
1.7.9;2.9 Future Directions;81
1.7.10;2.10 Conclusion;81
1.7.11;References;82
1.8;3 Clocked Elements;89
1.8.1;3.1 Introduction;89
1.8.2;3.2 CSE Design Issues;90
1.8.2.1;3.2.1 Latency;90
1.8.2.2;3.2.2 Hold Time;91
1.8.2.3;3.2.3 Power;92
1.8.2.4;3.2.4 Scan Design for CSEs;93
1.8.3;3.3 Static Latch Designs;94
1.8.3.1;3.3.1 Master--Slave Latches;94
1.8.3.2;3.3.2 Two-Phase Level-Sensitive Latches;98
1.8.3.3;3.3.3 Pulsed-Clock Static Level-Sensitive Latches;100
1.8.4;3.4 Flip-Flop Designs;102
1.8.4.1;3.4.1 Sense-Amp Style Flip-Flop;102
1.8.4.2;3.4.2 Hybrid Latch Flip-Flop;104
1.8.4.3;3.4.3 Semi-Dynamic Flip-Flop;105
1.8.5;3.5 Test and Debug Considerations;107
1.8.6;3.6 CSE Design for Variability;110
1.8.6.1;3.6.1 Variability-Induced Frequency Degradation;110
1.8.6.2;3.6.2 Variability-Induced Functional Failures;111
1.8.7;3.7 Reliability Issues;113
1.8.7.1;3.7.1 Soft Error Rate Considerations;113
1.8.7.2;3.7.2 End of Life Considerations for CSE Design;115
1.8.8;3.8 Conclusion;118
1.8.9;Acknowledgments;118
1.8.10;References;119
1.9;4 Exploiting Inductance;126
1.9.1;4.1 Introduction;126
1.9.2;4.2 Monolithic Inductance;127
1.9.2.1;4.2.1 Spiral Inductors;127
1.9.2.2;4.2.2 Transmission Lines;131
1.9.3;4.3 Inductor-Based Clock Generation;136
1.9.3.1;4.3.1 Differential LC VCO;136
1.9.3.2;4.3.2 Quadrature LC VCO;139
1.9.3.3;4.3.3 Distributed VCO;141
1.9.3.4;4.3.4 Poly-Phase Circularly Distributed VCO;142
1.9.4;4.4 Clock Distribution Using Inductance;144
1.9.4.1;4.4.1 Rotary Traveling-Wave Oscillator Arrays;144
1.9.4.2;4.4.2 Standing Wave Oscillator and Grid;145
1.9.4.3;4.4.3 Inductor-Based Resonant Global Clock Distribution;149
1.9.5;4.5 Conclusion;152
1.9.6;Acknowledgments;152
1.9.7;References;153
1.10;5 Phase Noise and Jitter;159
1.10.1;5.1 Introduction;159
1.10.2;5.2 Timing Error in the Time Domain: Jitter;160
1.10.2.1;5.2.1 Phase Jitter;161
1.10.2.2;5.2.2 Period Jitter;161
1.10.2.3;5.2.3 Cycle-to-Cycle Jitter;162
1.10.3;5.3 Timing Error in the Frequency Domain: Phase Noise;162
1.10.3.1;5.3.1 Relationship Between Phase Noise and Jitter;163
1.10.4;5.4 Frequency Domain Modeling of PLLs;164
1.10.4.1;5.4.1 PLL Phase Noise;164
1.10.4.2;5.4.2 PLL Intrinsic Noise: VCO;165
1.10.4.3;5.4.3 PLL Intrinsic Noise: Feedback Divider;166
1.10.4.4;5.4.4 PLL Intrinsic Noise: Phase Detector;166
1.10.4.5;5.4.5 PLL Intrinsic Noise: Charge Pump;168
1.10.4.6;5.4.6 PLL Intrinsic Noise: Loop Filter;170
1.10.4.7;5.4.7 PLL Extrinsic Noise: Reference Clock;171
1.10.4.8;5.4.8 PLL Extrinsic Noise: Supply Noise;172
1.10.4.9;5.4.9 PLL Extrinsic Noise: Buffer Delay and Noise;172
1.10.4.10;5.4.10 PLL Phase Noise Filtering;173
1.10.4.10.1;Some Intuition on Reference Clock Phase Noise(or Jitter) Filtering;175
1.10.4.11;5.4.11 Phase Noise to Period Jitter and Phase Noise to C2C Jitter;176
1.10.4.12;5.4.12 Phase, Period, and C2C Jitter Examples;179
1.10.4.12.1;Phase Jitter;179
1.10.4.12.2;Period Jitter;180
1.10.4.12.3;C2C Jitter;180
1.10.5;5.5 Reference Clock Jitter Transfer Example: Microprocessor;181
1.10.5.1;5.5.1 A Proposed Core Clock Methodology Using Mean Time Between Failures (MTBF);181
1.10.6;5.6 Non-Random Jitter Distributions;186
1.10.6.1;5.6.1 Reference Spurs in PLLs;187
1.10.6.2;5.6.2 Duty Cycle Distortion (DCD);189
1.10.6.3;5.6.3 Power Supply Noise;190
1.10.6.4;5.6.4 Inter-Symbol Interference (ISI);191
1.10.6.5;5.6.5 Including Deterministic Jitter in Analysis;192
1.10.7;5.7 Reference Clock Jitter Transfer Example: Serial Link;193
1.10.7.1;5.7.1 Serial Link Budgeting;193
1.10.7.2;5.7.2 Bit Error Rate;194
1.10.7.3;5.7.3 Serial Link Block Diagram;194
1.10.8;5.8 Delay Locked Loops (DLLs) and Jitter;198
1.10.9;5.9 Conclusion;199
1.10.10;Acknowledgements;199
1.10.11;References;200
1.11;6 Digital Delay Lock Techniques;202
1.11.1;6.1 Introduction;202
1.11.2;6.2 What Constitutes a Digital Delay Locked Loop?;202
1.11.3;6.3 An Overview of DLL Applications;205
1.11.4;6.4 Phase Detectors;206
1.11.4.1;6.4.1 Metastability;210
1.11.4.1.1;An Example of Phase Detector Failure Calculation;220
1.11.5;6.5 DCDL Design;221
1.11.5.1;6.5.1 Gate-Delay DCDLs;222
1.11.5.1.1;Synchronous vs. Asynchronous Operation in Coarse DCDLs;226
1.11.5.2;6.5.2 Subgate-Delay DCDLs;228
1.11.5.3;6.5.3 Resolution vs. Dynamic Range in DCDLs;230
1.11.6;6.6 Control;235
1.11.6.1;6.6.1 Sensitivity to Initial Phase;236
1.11.6.2;6.6.2 Dynamic Range Increase;238
1.11.6.3;6.6.3 Stability and Bandwidth;238
1.11.6.4;6.6.4 Lock Acquisition;245
1.11.7;6.7 Putting it All Together;248
1.11.8;6.8 Noise Considerations;248
1.11.9;6.9 Advanced Applications;255
1.11.9.1;6.9.1 Duty Cycle Correction;255
1.11.9.2;6.9.2 Clock Multiplication;255
1.11.9.3;6.9.3 Infinite Dynamic Range;257
1.11.9.4;6.9.4 Clock-Data Recovery;258
1.11.9.5;6.9.5 On-Chip Temperature Sensing;260
1.11.10;6.10 Conclusion;261
1.11.11;Acknowledgments;261
1.11.12;References;261
1.12;7 Clocking and Variation;264
1.12.1;7.1 Introduction;264
1.12.2;7.2 Variation Reduction Through Design;264
1.12.2.1;7.2.1 Skew and Jitter-Tolerant Design;265
1.12.2.2;7.2.2 Time Borrowing for Datapath Variation Reduction;265
1.12.3;7.3 Variation Reduction Through Tuning;270
1.12.3.1;7.3.1 Manufacturing Techniques;271
1.12.3.2;7.3.2 Active Clock Deskew;271
1.12.3.3;7.3.3 Dynamic Frequency;274
1.12.4;7.4 Variation Reduction Through Resiliency;280
1.12.4.1;7.4.1 Timing Error Detection -- Error Detection Sequentials;281
1.12.4.2;7.4.2 Timing Error Correction and Recovery;285
1.12.4.3;7.4.3 Results: Guardband Reduction Through Resiliency;287
1.12.5;7.5 Conclusion;291
1.12.6;Acknowledgments;292
1.12.7;References;292
1.13;8 Physical Design Considerations;294
1.13.1;8.1 Introduction;294
1.13.2;8.2 Clock Skew Components;295
1.13.2.1;8.2.1 Setup Time Skew;300
1.13.2.2;8.2.2 Hold Time Skew;302
1.13.2.3;8.2.3 Half-Cycle Setup Skew;302
1.13.2.4;8.2.4 Multiple-Cycle Setup Skew;302
1.13.2.5;8.2.5 Grid or H-Tree?;302
1.13.3;8.3 Transistor Variation;303
1.13.3.1;8.3.1 Channel Length Variation;303
1.13.3.1.1;Photolithography Challenges;305
1.13.3.1.2;Poly Flaring and Poly Pullback;306
1.13.3.1.3;Line Edge Roughness;307
1.13.3.1.4;Channel Length Variation Control;307
1.13.3.2;8.3.2 Dopant Fluctuation;309
1.13.3.3;8.3.3 Well Proximity Effect;310
1.13.3.4;8.3.4 Strain;311
1.13.3.4.1;Stress Memorization and Tensile Stress Liner;312
1.13.3.4.2;SiGe and Compressive Stress Liner;312
1.13.3.4.3;Shallow Trench Isolation;314
1.13.3.4.4;New Materials;315
1.13.3.4.5;Guidelines;315
1.13.3.5;8.3.5 Long Term Effects on Variation;315
1.13.3.5.1;NBTI;315
1.13.3.5.2;Hot Carrier Injection;317
1.13.4;8.4 Voltage Variation;317
1.13.5;8.5 Temperature Variation;319
1.13.6;8.6 Interconnect Variation;320
1.13.7;8.7 Conclusion: Clock Design and Analysis Guidelines:Putting All Together;326
1.13.7.1;8.7.1 Clock Analysis;326
1.13.7.2;8.7.2 Minimizing Variation;326
1.13.8;Acknowledgments;327
1.13.9;References;327
1.14;Index;336