E-Book, Deutsch, 247 Seiten, eBook
Entwurf und Technologie hochintegrierter Schaltungen
1989
ISBN: 978-3-322-84815-4
Verlag: Vieweg & Teubner
Format: PDF
Kopierschutz: 1 - PDF Watermark
E-Book, Deutsch, 247 Seiten, eBook
Reihe: Leitfäden und Monographien der Informatik
ISBN: 978-3-322-84815-4
Verlag: Vieweg & Teubner
Format: PDF
Kopierschutz: 1 - PDF Watermark
Zielgruppe
Research
Weitere Infos & Material
1 Einführung in die Mikroelektronik.- 1.1 Einleitung.- 1.2 Grundbegriffe.- 1.3 Vergleich verschiedener Logikfamilien.- 1.4 Aufgabenbereiche im IC-Entwurf.- 2 MOS-Technologien.- 2.1 Halbleiter.- 2.1.1 Elektronenschalen und Bändermodell.- 2.1.2 Der homogen dotierte Halbleiter.- 2.2 Der pn-Übergang.- 2.3 MOS-Transistormodell.- 2.3.1 Übersicht.- 2.3.2 Strom-Spannungscharakteristik.- 2.3.3 Strom-Spannungs-Kennlinien.- 2.3.4 Modellerweiterungen.- 2.3.5 Kapazitätsmodell.- 2.3.6 Kleinsignal-Parameter.- 2.4 Prozeßtechnik.- 2.4.1 Die Planartechnik.- 2.4.2 Prozeßschritte.- 2.5 MOS-Prozesse.- 2.5.1 Einleitung.- 2.5.2 Metall-Gate-p-Kanal-Technologie.- 2.5.3 Silizium-Gate-n-Kanal-Technologie.- 2.5.4 CMOS-Technologie.- 2.5.5 CMOS-Mischtechnologie.- 2.6 Latch-up-Effekt.- 2.7 Vergleich der MOS-Technologie-Generationen.- 3 Layout.- 3.1 Einleitung.- 3.2 Layoutregeln.- 3.3 Elektrische Parameter.- 3.4 Laufzeiten auf RC-Leitungen.- 3.5 Layoutstrukturen.- 4 Entwurf logischer Grundgatter.- 4.1 Allgemeine Entwurfsaspekte.- 4.2 Einkanal-MOS-Technik.- 4.2.1 Enhancement-Last-Inverter.- 4.2.2 Depletion-Last-Inverter.- 4.2.3 NOR- und NAND-Gatter mit Depletion-Last.- 4.3 CMOS-Technik.- 4.3.1 CMOS-Inverter.- 4.3.2 NAND- und NOR-Gatter in CMOS-Technik.- 4.3.3 Transmission-Gate.- 4.3.4 Pseudo-NMOS-Technik.- 4.4 BICMOS-Technik.- 5 Schaltzeiten, Verlustleistung und Störabstände.- 5.1 Einleitung.- 5.2 Depletion-Last-Inverter.- 5.3 CMOS-Inverter.- 6 Integrationsgerechte Schaltungsoptimierung.- 6.1 Einleitung.- 6.2 Kombination von Logikgattern.- 6.3 Transfer-(Transmission-)Gate Logik.- 6.4 Dynamische Logik.- 6.4.1 Überblick.- 6.4.2 Zweiphasentechnik.- 6.4.3 Vierphasentechnik.- 6.4.4 CMOS-Domino-Logik.- 6.4.5 Quasistatische Speicherung.- 7 VLSI-Entwurfsstile.- 7.1 Einleitung.- 7.2 Vollkunden-Entwurf.- 7.3 Semikunden-Entwurf.- 7.3.1 Übersicht.- 7.3.2 Gate-Array-Technik.- 7.3.3 Standardzellentechnik.- 7.4 Vergleich der VLSI-Entwurfsstile.- 8 CAD für den VLSI-Entwurf.- 8.1 Überblick.- 8.1.1 Einleitung.- 8.1.2 Rechnergestützer Entwurf (CAD).- 8.1.3 Rechnergestützte Fertigung (CAM).- 8.1.4 Rechnergestützter Test (CAT).- 8.1.5 Integrierte Entwurfsumgebung.- 8.2 Simulation.- 8.2.1 Simulationsebenen.- 8.2.2 Schaltungssimulation.- 8.2.3 Logiksimulation.- 8.2.4 Schalter-Simulation.- 8.2.5 Register-Transfer-Simulation.- 8.3 Layoutentwurf.- 8.3.1 Einleitung.- 8.3.2 Handlayout.- 8.3.3 Symbolisches Layout.- 8.3.4 Das Caltech Intermediate Format.- 8.3.5 Layout-Verifikation.- 9 VLSI-Systementwurf.- 9.1 Hierarchischer Entwurf.- 9.2 Strukturen für Steuerwerke.- 9.2.1 Überblick.- 9.2.2 Festwertspeicher-Logik.- 9.2.3 Programmierbare Logische Anordnung.- 9.3 Speicher mit wahlfreiem Zugriff.- 9.3.1 Einleitung.- 9.3.2 Speicherorganisation.- 9.3.3 Schreib-/Lesespeicher (RAM).- 9.3.4 Dekodierer.- 9.3.5 Leseverstärker.- 10 Fertigungsgerechter Entwurf.- 10.1 Einleitung.- 10.2 Erfassung der Transistorparameter.- 10.3 Einfluß der Parametertoleranzen.- 10.3.1 Entwurfsproblematik.- 10.3.2 Einfluß der Taktfrequenz.- 10.3.3 Einfluß der elektrischen Transistorparameter.- 10.3.4 Einfluß der Betriebsparameter.- 10.4 Fertigungsüberleitung.- 11 Testverfahren für integrierte Schaltungen.- 11.1 Das Testproblem.- 11.2 Haftfehlermodell.- 11.3 D-Algorithmus.- 11.4 Testverfahren.- 12 Chip-Engineering.- 12.1 Einleitung.- 12.2 Ein-/Ausgangs-Beschaltung.- 12.3 Fertigungshilfen und Teststrukturen.- 12.4 Chipmontage.- 13 Ausblick.- 13.1 Zusammenfassung des derzeitigen Chipentwurfs.- 13.2 Ausbeute, Kosten.- 13.3 Trends und zukünftige Entwicklungen.- 13.3.1 Übersicht.- 13.3.2 Technologische Aspekte.- 13.3.3 Schaltungstechnische Aspekte.
