Liebe Besucherinnen und Besucher,

heute ab 15 Uhr feiern wir unser Sommerfest und sind daher nicht erreichbar. Ab morgen sind wir wieder wie gewohnt für Sie da. Wir bitten um Ihr Verständnis – Ihr Team von Sack Fachmedien

Kundu / Chattopadhyay | Strategies to Reduce Power during VLSI Circuit Testing | Buch | 978-3-659-25520-5 | sack.de

Buch, Englisch, 116 Seiten, Format (B × H): 150 mm x 220 mm, Gewicht: 191 g

Kundu / Chattopadhyay

Strategies to Reduce Power during VLSI Circuit Testing

Reduction of Dynamic and Leakage Power during Testing of Digital VLSI Circuits
Erscheinungsjahr 2012
ISBN: 978-3-659-25520-5
Verlag: LAP LAMBERT Academic Publishing

Reduction of Dynamic and Leakage Power during Testing of Digital VLSI Circuits

Buch, Englisch, 116 Seiten, Format (B × H): 150 mm x 220 mm, Gewicht: 191 g

ISBN: 978-3-659-25520-5
Verlag: LAP LAMBERT Academic Publishing

Kundu / Chattopadhyay Strategies to Reduce Power during VLSI Circuit Testing jetzt bestellen!

Autoren/Hrsg.

Kundu, Subhadip
Chattopadhyay, Santanu
Ihre Fragen, Wünsche oder Anmerkungen
Vorname*
Nachname*
Ihre E-Mail-Adresse*
Kundennr.
Ihre Nachricht*
Lediglich mit * gekennzeichnete Felder sind Pflichtfelder.
Wenn Sie die im Kontaktformular eingegebenen Daten durch Klick auf den nachfolgenden Button übersenden, erklären Sie sich damit einverstanden, dass wir Ihr Angaben für die Beantwortung Ihrer Anfrage verwenden. Selbstverständlich werden Ihre Daten vertraulich behandelt und nicht an Dritte weitergegeben. Sie können der Verwendung Ihrer Daten jederzeit widersprechen. Das Datenhandling bei Sack Fachmedien erklären wir Ihnen in unserer Datenschutzerklärung.