Kundu / Chattopadhyay | Strategies to Reduce Power during VLSI Circuit Testing | Buch | 978-3-659-25520-5 | www.sack.de

Buch, Englisch, 116 Seiten, Format (B × H): 150 mm x 220 mm, Gewicht: 191 g

Kundu / Chattopadhyay

Strategies to Reduce Power during VLSI Circuit Testing

Reduction of Dynamic and Leakage Power during Testing of Digital VLSI Circuits
Erscheinungsjahr 2012
ISBN: 978-3-659-25520-5
Verlag: LAP LAMBERT Academic Publishing

Reduction of Dynamic and Leakage Power during Testing of Digital VLSI Circuits

Buch, Englisch, 116 Seiten, Format (B × H): 150 mm x 220 mm, Gewicht: 191 g

ISBN: 978-3-659-25520-5
Verlag: LAP LAMBERT Academic Publishing

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Autoren/Hrsg.

Kundu, Subhadip
Chattopadhyay, Santanu
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